Descripción en VHDL de arquitecturas para implementar el algoritmo CORDIC

En el presente trabajo se estudia el algoritmo de cómputo numérico CORDIC y se describen algunas de sus variantes arquitecturales. Para comenzar se realizará una descripción a nivel funcional algorítmica con un alto nivel de abstracción del algoritmo en VHDL, utilizando aritmética en punto flotante proporcionada por el lenguaje. El propósito es validar el funcionamiento de algoritmo mediante el cálculo del seno, del coseno y del arcotangente. Seguidamente se realizará la descripción de dos de las arquitecturas mas comunes (CORDIC bitparalelo desplegado y CORDIC bit-paralelo iterativo) utilizando aritmética de punto fijo como forma de representación numérica. La descripción de las arquitecturas particulares, se llevará a cabo a partir del funcionamiento correcto de la descripción funcional algorítmica. Otro aspecto interesante es la modificación de los parámetros principales que afectan a las arquitecturas, ancho de palabra y número de iteraciones. Para verificar el funcionamiento de las descripciones, se utilizarán como referencia a las funciones seno, coseno y arcotangente. La validación se llevará a cabo utilizando MATLAB<SUP>TM</SUP> como herramienta de comparación. Licenciado en Informática Universidad Nacional de La Plata